功率半导体器件导论 | 硬件学习笔记

4.2 功率半导体器件导论

上一节我们把二极管换成了 MOSFET，构建了一个「同步整流」的降压变换器。

为什么要费这劲？

因为二极管虽然便宜，但它有个致命弱点：导通压降。哪怕是肖特基二极管，导通时也有 0.3V 到 0.5V 的压降；普通的 PN 二极管更是高达 1V 左右。

算笔账：如果你的 CPU 供电电压只有 1.2V，而续流二极管上就掉了 0.5V，那还没开始干活，40% 的能量就已经在二极管上变成热了。这不仅仅是效率低的问题——这是灾难。

MOSFET 就不一样。它导通时表现为一个纯电阻（ $R_{o n}$ ）。如果你选一个 $10 m Ω$ 的 MOSFET，流过 10A 电流，压降只有 10A * 0.01Ω = 0.1V。损耗瞬间降到原来的五分之一甚至更低。

只要你不惜工本，把 MOSFET 的硅片面积做大， $R_{o n}$ 就能降得更低。在低压大电流的世界里，这种「用面积换电阻」的策略是压倒性的胜利。

顺便提一句，这种半桥结构里的开关组合，也被称作 同步开关。通常我们会用一个互补的信号来驱动 Q2：当 Q1 导通时 Q2 关断，反之亦然。关于驱动电路的那些破事儿（比如死区时间、自举电源），我们留到 4.4.3 节再细聊。

4.2.1 击穿电压、正向压降与开关速度

这一节我们暂时抛开电路图，潜入到半导体芯片内部。

工程师在挑选功率器件时，永远面临着一场「不可能三角」的博弈： 耐压要高、导通电阻要低、开关速度要快。

这三者通常是互相矛盾的，鱼和熊掌不可兼得。理解这个三角的底层机制，是选对器件的第一步。

硅的极限：掺杂与电阻的困局

首先，我们得接受一个物理现实：耐压和电阻是死对头。

为了让器件能承受高电压（比如 600V），我们必须让它的 PN 结在反偏时足够「厚实」，这需要低掺杂浓度的材料。这个高阻值的区域——通常叫做漂移区——就像一根长长的细吸管。它能抗住高压，但也正因为它的电阻率高，所以它成了器件导通电阻的主要来源。

这直接导致了一个后果：高压器件的导通电阻，必然比低压器件高得多。 这是物理定律，不是设计缺陷。

分岔路口：多子器件 vs 少子器件

为了打破这个困局，半导体工程师们分成了两派，分别修炼出了两种截然不同的内功：

多子器件：
- 代表人物：MOSFET、肖特基二极管。
- 门派风格：只靠多数载流子（比如电子）冲锋陷阵。因为没有少数载流子的存储效应，它们开关速度极快，简直是身法如风。
- 致命弱点：上面说的那个「耐压高则电阻大」的物理魔咒，对它们是 100% 有效的。你要做 1000V 的 MOSFET？那它的导通电阻会大到让你怀疑人生。
少子器件：
- 代表人物：PN 二极管、BJT、IGBT、晶闸管（SCR/GTO）。
- 门派风格：它们会玩一招叫「电导调制」的绝学。当器件导通时，它们会向高阻的漂移区注入少数载流子。这就像是在空荡荡的高速公路上突然塞满了车，瞬间把那条高阻抗的「细吸管」变成了一条超导通的「高速公路」。
- 绝招效果：通过电导调制，少子器件在高压下依然能保持极低的导通压降。
- 代价：天下没有免费的午餐。注入了大量的少数载流子，就意味着关断时必须把它们「清理」干净。电荷量越大，清理越慢。 这就导致少子器件的开关时间比多子器件长得多——笨重，但是能抗。

这就是为什么 MOSFET（多子）常用于高频低压场合，而 IGBT（少子）常用于低频高压场合的根本原因。

宽禁带的逆袭

硅（Si）的禁带宽度大约是 1.1 eV。这个参数决定了硅器件的物理极限。

但如果我们换一种材料呢？

碳化硅和氮化镓这些宽禁带半导体的横空出世，直接把那个「不可能三角」强行扭转了。它们的禁带宽度是硅的 3 倍左右（SiC ~3.2 eV, GaN ~3.4 eV）。

这意味着什么？意味着在同样的耐压等级下，它们的漂移区可以做得很薄、掺杂浓度可以做得很高。结果是：既耐高压，又低电阻，还跑得快。

SiC 肖特基二极管（600V - 1700V）不仅消除了恼人的反向恢复问题，效率还吊打硅二极管。
SiC MOSFET 甚至能做到 10kV 级别，开关损耗和导通损耗远超硅基极限。
GaN 器件（目前常见于 650V）更是速度的化身，被广泛用于高频 charger 和服务器电源。

材料的进化，让我们在面对那个「不可能三角」时，手里终于多了一张王炸。

4.2.2 钳位感性负载下的晶体管开关损耗

好了，回到工程现实。

哪怕我们用了最先进的宽禁带材料，只要你的器件不是理想的超导开关，切换就需要时间。而在电力电子里，时间和损耗是同义词。

让我们把目光投向一个普通的 Buck 电路，盯着那个 MOSFET 看看它在关断瞬间到底发生了什么。为了看清细节，我们把这短短一瞬间的电压电流波形在脑子里放大。

这里有一个非常关键的前提：钳位感性负载。

这意味着负载电流（ $i_{L}$ ）不能突变。在开关切换的那一微秒里，电感表现得像一个恒流源，死死地守住电流 $i_{L}$ 不放。

关断过程：电压与电流的「死亡重叠」

仔细看这组波形。这是一个教科书级别的惨烈现场：

阶段 1 ( $t_{0} \to t_{1}$ )：电压起飞，电流硬扛 MOSFET 的栅极信号被拉低，但由于米勒效应等寄生参数，漏源电压 $v_{A} (t)$ 不会瞬间变为 0，而是需要时间上升。此时，二极管还没导通（因为 $v_{B}$ 还是负的）。根据 KCL， $i_{A} (t) = i_{L}$ 。 重点来了： 此时 MOSFET 承受着逐渐上升的电压，同时流过恒定的全负载电流。瞬时功率 $p_{A} (t) = v_{A} (t) \cdot i_{L}$ 开始急剧飙升。
阶段 2 ( $t_{1} \to t_{2}$ )：电流交接，电压封顶 当 $v_{A}$ 上升到母线电压 $V_{g}$ 时，二极管终于获得了正向偏置，开始准备接管电流。电流开始从 MOSFET 向二极管转移（换相）。直到 $t_{2}$ 时刻，MOSFET 电流降至 0，彻底关断。

看波形里那块电压和电流同时不为零的阴影区域。那个三角形，就是 $W_{o f f}$ ——每一次关断动作所消耗的能量。

W_{o f f} \approx \frac{1}{2} V_{g} i_{L} (t_{2} - t_{0})

这公式简单得让人不安：能量损失等于一半的电压乘以电流，再乘以切换时间。切换时间越短，损耗越小。

同理，开通过程也是一样的剧本，只是时间轴反过来了。电流先升上来，电压再降下去。中间依然会有一个电压电流同时不为零的重叠区。

硬开关的代价：频率就是金钱

假设我们开和关各损失一次，一个周期 $T_{s}$ 内的总损耗能量是 $(W_{o n} + W_{o f f})$ 。

那么，由于开关动作导致的平均功率损耗 $P_{s w}$ 为：

P_{s w} = (W_{o n} + W_{o f f}) \cdot f_{s}

这里有一个非常直观的结论：开关损耗与开关频率 $f_{s}$ 成正比。

你想把电源做得更小（体积 $\propto 1 / f_{s}$ ）？那就得提高频率。你想提高频率？那就得忍受成倍增加的开关损耗。这就是为什么我们一直在追求软开关技术——那个三角形（损耗区域）如果能被压扁，我们就能在频率和效率之间找到新的平衡点。

不过，别急着满足。上面的推导其实过于理想化了。我们假设了二极管是完美的，忽略了寄生电容。

但现实是残酷的：二极管有反向恢复，MOSFET 有输出电容，PCB 走线有寄生电感。这些东西混在一起，会让那个「三角形损耗」变得更加复杂和不可控。接下来的几节，我们就要把这些藏在阴影里的真实恶魔一个个揪出来。

💡 选型直觉：记住这个"不可能三角"的口诀——耐压、导通电阻、开关速度，三者只能取其二。Si MOSFET 选了"快 + 低压"，IGBT 选了"高压 + 低导通损耗"但牺牲了速度，SiC/GaN 则是用更贵的材料硬生生把三角撑大了一圈。下次挑器件卡壳时，先想清楚你的应用在哪两个角上不能让步，第三个角自然就妥协出来了。

参考说明：参考自 geqianQWQ 同学阅读《Fundamentals of Power Electronics》的笔记，仅作理解线索；本文为结合自己理解重新整理的学习笔记，不涉及对原书的复制或翻译。

4.2 功率半导体器件导论 ​

4.2.1 击穿电压、正向压降与开关速度 ​

硅的极限：掺杂与电阻的困局 ​

分岔路口：多子器件 vs 少子器件 ​

宽禁带的逆袭 ​

4.2.2 钳位感性负载下的晶体管开关损耗 ​

关断过程：电压与电流的「死亡重叠」 ​

硬开关的代价：频率就是金钱 ​